دستور ASSERT در VHDLدستور ASSERT دستور بسیار مفیدی برای گزارش رشته های متنی به طراح است. دستور ASSERT درست یا نادرست بودن مقدار یک عبارت بولی را بررسی می کند. اگر مقدار درست باشد، دستور هیچ کاری انجام نمی …
دستور ترتیبی EXIT در VHDLدر طی اجرای یک دستور LOOP ممکن است به خروج از حلقه نیاز باشد. دلیل این موضوع می تواند وقوع یک خطای مهم در هنگام اجرای مدل و زودتر تمام شدن تمام پردازش ها باشد. …
دستور ترتیبی LOOP در دستورات پروسسدستورات ترتیبی در دستورات پروسس و زیر برنامه ها وجود دارند. که ما در این مطلب به دستور ترتیبی LOOP در دستورات پروسس می پردازیم.
دستور ترتیبی IF در دستورات پروسسدستورات ترتیبی در دستورات پروسس و زیر برنامه ها وجود دارند. که ما در این مطلب به دستور ترتیبی IF در دستورات پروسس می پردازیم.
مقایسه انتساب سیگنال و انتساب متغیر در VHDLنخستین دستور در پروسس یک انتساب متغیر است که مقداری به متغیر temp تخصیص می دهد. در مطالب آشنایی با مدل سازی رفتاری در VHDL بررسی کردیم که چگونه سیگنال ها مقادیری را پس از یک زمان …
دستورات ترتیبی در VHDLدر مطالب قبلی، مدل سازی رفتاری با استفاده از دستورات همزمان را بررسی و درباره دستورات انتساب سیگنال همزمان و نیز دستورات بلوکی صحبت کردیم. در این مطلب به دستورات ترتیبی می پردازیم. این دستورات به …
دستورات بلوکی در برنامه نویسی VHDLبلوک ها یک سازوکار تقسیم در VHDL می باشند که به طراح اجازه می دهند نواحی مدل را به طور منطقی گروه بندی کند. بلوک ها مشابه نقشه شماتیک در یک سیستم ورود شماتیک می باشند. …
ژنریک ها در برنامه نویسی VHDLژنریک ها سازوکارهای عمومی ارسال اطلاعات به یک موجودیت می باشند. این اطلاعات می توانند از انواع مجاز در VHDL باشند. طراح چه اطلاعاتی را به یک موجودیت ارسال می کند؟ بدیهی ترین و شاید پرکاربردترین …
راه اندازها در VHDLVHDL برای اداره سیگنال های دارای چند راه انداز چند روش منحصر به فردی دارد. سیگنال های دارای چند راه انداز برای مدل سازی گذرگاه داده، گذرگاه های دوطرفه و غیره سودمند می باشد. مدل سازی …